Asas Logik Yang Digabungkan

Kit ABBM Get Logik Sebagai Alat Bahan Bantu Mengajar (ABBM) (Julai 2019).

$config[ads_text] not found
Anonim

Asas Logik Yang Digabungkan


Artikel ini akan mengkaji semula operasi inverter / penyangga ECL asas, dan kemudian kita akan melihat beberapa ciri yang paling penting dalam keluarga logik ini.

Logik emitor yang digabungkan (ECL) adalah keluarga logik berasaskan BJT yang umumnya dianggap sebagai logik terpantas yang ada. ECL mencapai operasi berkelajuan tinggi dengan menggunakan swing voltan yang agak kecil dan menghalang transistor dari memasuki kawasan tepu. Pada akhir tahun 1960-an, apabila keluarga TTL standard menawarkan kelewatan pintu nod 20 dan keluarga CMOS 4000 mempunyai kelewatan 100 ns atau lebih, ECL menawarkan kelewatan yang luar biasa hanya 1 ns!

Artikel ini akan mengkaji semula operasi inverter / penyangga ECL asas, dan kemudian kita akan melihat beberapa ciri yang paling penting dalam keluarga logik ini.

Logik Emitter-Coupled

Logik yang digabungkan adalah keluarga logik bipolar berkelajuan tinggi. Untuk mengenali logik ini, mari kita periksa inverter / penyangga ECL seperti yang ditunjukkan dalam Rajah 1. Dalam angka ini, $$ V_ {dalam} $$ adalah input pintu, $$ V_ {out -} $$ adalah versi terbalik $$ V_ {in} $$ dan $$ V_ {out +} $$ adalah pelengkap $$ V_ {out -} $$. Dalam contoh khusus ini, $$ V_ {out +} $$ boleh dipertimbangkan sebagai versi buffer input. Selain itu, $$ V_ {BB} $$ adalah voltan yang sesuai (4V dalam Rajah 1). Mari kita tentukan logik yang tinggi dan logik rendah sebagai 4.4 V dan 3.6 V, dan memeriksa operasi litar dalam Rajah 1.

Rajah 1. Penyongsang / penyangga ECL

Anggapkan bahawa $$ V_ {dalam} $$ adalah tinggi logik (4.4 V), maka pemancar Q1 akan menjadi kira-kira 4.4-0.6 = 3.8 V. Oleh itu, voltan pemancar asas Q2 akan menjadi 0.2 V. Ini asas- voltan pemancar tidak mencukupi untuk menjadikan Q2 pada. Oleh itu, perintang R2 akan menarik pengumpul Q2 sehingga Vcc = 5 V.

Untuk mengira voltan pemungut $$ V_ {c1} $$, kita harus perhatikan bahawa arus mengalir melalui R3, iaitu $$ \ tfrac {3.8V} {1.3k \ Omega} = 2.92mA $$, akan melalui Q1 . Oleh itu, kita memperoleh $$ V_ {c1} = 5V-300 \ Omega \ times 2.92mA = 4.12V $$ (untuk memudahkan pengiraan, kita menganggap bahawa arus pengumpul adalah sama dengan arus pemancar). Para pengikut pemancar Q3 dan Q4 akan bertindak sebagai penampan untuk melepasi voltan pengumpul Q1 dan Q2 ke output akhir pintu ECL, $$ V_ {out -} $$ dan $$ V_ {out +} $ $. Dengan mengandaikan voltan pemancar asas 0.6V untuk Q3 dan Q4, kami memperoleh $$ V_ {out +} $$ = 4.4V dan $$ V_ {out -} $$ = 3.52V. Seperti yang anda dapat lihat, penggunaan logik yang tinggi kepada input memberikan logik tinggi pada $$ V_ {out +} $$ dan tahap voltan yang sangat dekat dengan rendah logik yang ditetapkan (3.6 V) pada $$ V_ {out -} $$. Oleh itu, litar Rajah 1 berfungsi sebagai penyongsang / penyangga.

Jika kita menggunakan voltan rendah logik (3.6V) ke input pintu, Q2 akan dihidupkan dan Q1 akan dimatikan. Ini akan membawa kepada logik tinggi pada $$ V_ {out -} $$ dan tahap voltan yang sangat dekat dengan rendah logik (3.61 V) pada $$ V_ {out +} $$.

Sekarang bahawa anda sudah biasa dengan penyongsang / penyangga ECL, anda sepatutnya dapat mengesahkan bahawa litar Rajah 2 melaksanakan fungsi OR a dan b atau fungsi NOR a dan b, bergantung kepada bagaimana output positif dan negatif digunakan.

Rajah 2

Swing Voltan Rendah

Seperti yang dapat anda lihat, perbezaan voltan di antara logik yang tinggi dan rendah dari pintu ECL jauh lebih rendah dari CMOS atau pintu logik TTL. Perbezaan voltan rendah ini mengurangkan masa yang diperlukan untuk membuat peralihan dari logik tinggi kepada logik rendah atau sebaliknya. Akibatnya, logik ECL menawarkan operasi frekuensi tinggi.

Mengelakkan ketepuan

Sebagai tambahan kepada perbezaan voltan rendah di antara tahap logik, ada mekanisme lain yang memberikan sumbangan yang signifikan terhadap operasi laju tinggi pintu ECL. Caranya ialah untuk mengelakkan transistor bipolar daripada memasuki kawasan tepu. Mematikan transistor bipolar tepu memerlukan penghapusan atau rekombinasi beberapa pembawa yang dihasilkan di rantau asas transistor.

Jika kita memohon peralihan yang rendah ke rendah ke input BJT tepu, output transistor tidak akan berubah sehingga caj di pangkalan dikeluarkan. Ini memperkenalkan kelewatan tambahan, yang dipanggil masa penyimpanan, kepada operasi BJT yang digunakan sebagai suis. Selepas masa penyimpanan, transistor keluar daripada ketepuan dan output transistor mula bertindak balas terhadap input.

Jika nilai resistor yang sesuai dipilih, logik ECL menghalang transistor daripada memasuki ketepuan. Sebagai contoh, dalam Rajah 1, R1, R2 dan R3 dipilih supaya voltan pemungut Q1 dan Q2 tidak boleh kurang daripada 4.1 V. Berdasarkan perbincangan di atas, voltan pemancar maksimum Q1 dan Q2 adalah kira-kira 3.8 V Oleh itu, voltan pemancar pemancar kedua-dua transistor ini sentiasa melebihi $ V_ {C (min)} - V_ {E (max)} $$ = 4.1 V-3.8 V = 0.3 V. Ini lebih besar daripada voltan tepu pengisi pemancar yang kira-kira 0.2 V. Oleh itu, Q1 dan Q2 tidak dapat memasuki kawasan tepu.

Seperti yang dibincangkan di atas, ECL mengelakkan masalah masa penyimpanan dengan memilih nilai resistor. Oleh kerana masa penyimpanan boleh menyumbang sebahagian besar kelewatan penyebaran dalam keluarga logik yang lain, terdapat beberapa kaedah lain untuk mengurangkan kesan yang tidak diingini ini.

ECL yang dirujuk positif

Perlu dinyatakan bahawa keluarga ECL lama menggunakan voltan bekalan negatif, seperti yang ditunjukkan dalam Rajah 3. Itulah sebabnya pintu ECL seperti Rajah 1, yang menggunakan voltan bekalan positif, dirujuk sebagai ECL atau PECL yang dirujuk positif (disebut "peckle ").

Rajah 3

Imuniti bunyi adalah sebab utama untuk menggunakan bekalan kuasa negatif dengan pintu awal ECL. Oleh kerana analisis penyongsang / penyangga ECL menunjukkan, tegasan keluaran gerbang ECL bergantung kepada nilai $$ V_ {CC} $$. Sebagai contoh, tinggi logik adalah sama dengan $$ V_ {CC} -V_ {BE} $$, di mana $$ V_ {BE} $$ ialah drop voltan pemancar asas bagi pengikut pemancar. Logik rendah adalah $$ V_ {CC} -V_ {BE} -V_ {gate} $$, di mana $$ V_ {gate} $$ adalah perbezaan voltan antara logik tinggi dan rendah, yang ditentukan oleh nilai resistor. Oleh itu, sebarang bunyi di $$ V_ {CC} $$ akan memberi kesan langsung kepada voltan output pintu ECL.

Biasanya lebih mudah untuk mencapai nod tanah yang stabil dan rendah daripada bunyi voltan bekalan kuasa yang stabil dan rendah. Keluarga ECL awal menggunakan bekalan negatif, dan tanah digunakan sebagai rujukan untuk tegangan output pintu; ini membawa kepada imuniti bunyi yang lebih baik. Walau bagaimanapun, PECL menjadi popular kerana ia lebih mudah menghubungkan kepada keluarga logik lain seperti TTL.

Jika bekalan kuasa negatif digunakan, tanah yang bersih perlu diedarkan di seluruh bahagian reka bentuk berasaskan ECL. Pertimbangan yang sama harus diterapkan pada pengagihan bekalan kuasa apabila menggunakan ECL yang dirujuk positif. Sebagai contoh, jika kedua-dua TTL dan ECL digunakan dalam sistem, disyorkan untuk menggunakan pesawat kuasa berasingan untuk kedua-dua keluarga logik supaya transplan TTL yang beralih tidak mempengaruhi operasi ECL.

Pengasingan Kuasa

Dalam Rajah 1, kita melihat bahawa mengubah keadaan logik input menjadikan aliran semasa melalui sama ada Q1 atau Q2. Walau bagaimanapun, perlu diingatkan bahawa jumlah arus yang mengalir melalui Q1 dan Q2 hampir sama untuk input logik tinggi kerana ia adalah untuk input rendah logik. Akibatnya, pelesapan kuasa peringkat pertama litar ECL hampir tetap.

Semasa peralihan voltan, pintu masuk logik CMOS menyebabkan gangguan sementara dalam voltan bekalan kuasa. Kelebihan utama ECL adalah bahawa tingkah laku kemudi semasa pada peringkat masukan (iaitu, Q1 dan Q2) tidak menyebabkan gangguan seperti cara menukar CMOS.

Walau bagaimanapun, prestasi bunyi ini dicapai dengan kos membakar kuasa statik yang lebih tinggi. Perhatikan bahawa pintu CMOS hanya menggunakan kuasa semasa peralihan voltan, manakala pasangan kebezaan yang dibentuk oleh Q1 dan Q2 (lihat Rajah 1) hampir selalu mengambil kira $$ \ tfrac {4V} {1.3k \ Omega} \ approx 3mA $$ dari $ $ V_ {CC} $$.

Jika kita memberi tumpuan kepada penggunaan kuasa statik, ECL adalah keluarga logik berkuasa tinggi. Walau bagaimanapun, jika kita menganggap penggunaan tenaga yang dinamik, ECL boleh menjadi lebih cekap daripada CMOS, terutama kerana kekerapan operasi meningkat. Ini ditunjukkan dalam Rajah 4.

Rajah 4. Kesan gambar ON ON Semikonduktor.

Di bawah 20 MHz, ECL menarik lebih banyak bekalan berbanding CMOS, tetapi ketika kita melampaui kekerapan ini, ECL menjadi lebih cekap. Inilah sebabnya mengapa ECL adalah penyelesaian yang menarik untuk pengedaran jam frekuensi tinggi.

Sebagai nota akhir, pengikut pemancar (lihat Rajah 1) mesti menyediakan arus keluaran besar untuk mengenakan kapasit beban, dan akibatnya ia boleh menyebabkan penyimpangan fana yang ketara dalam voltan bekalan. Oleh itu, dalam beberapa kes, disarankan untuk menggunakan dua saluran bekalan kuasa yang berasingan: satu untuk tahap input dan satu untuk pengikut pemancar. Ini boleh menghalang gangguan pembekalan kuasa yang dihasilkan oleh pengikut pemancar daripada mencemarkan pasangan kebezaan ECL.

Ringkasan

ECL dianggap sebagai keluarga logik berkelajuan tinggi. Ia mencapai operasi berkelajuan tinggi dengan menggunakan swing voltan yang agak kecil dan menghalang transistor daripada memasuki kawasan tepu.

Pelaksanaan ECL yang menggunakan voltan bekalan positif dirujuk sebagai ECL atau PECL yang dirujuk positif. Imuniti bunyi adalah sebab utama untuk menggunakan voltan bekalan negatif dengan pintu ECL awal. Kemudian, PECL menjadi popular kerana tahap logiknya lebih serasi dengan keluarga logik lain seperti TTL.

ECL melepaskan kuasa statik yang agak besar, tetapi penggunaan arus keseluruhannya lebih rendah daripada CMOS pada frekuensi tinggi. Oleh itu, ECL sangat berfaedah dalam litar pengedaran jam dan aplikasi frekuensi tinggi yang lain.

Untuk melihat senarai lengkap artikel saya, sila lawati halaman ini.