Tips dan Trik Layout PCB: Cara Optimumkan Sambungan Decoupling Anda

Tips Agar Bass Pada Power Amplifier Lebih Nendang Saat Di Lapangan (Jun 2019).

$config[ads_text] not found
Anonim

Tips dan Trik Layout PCB: Cara Optimumkan Sambungan Decoupling Anda


Artikel ini menerangkan isu yang agak rumit bagaimana tepat untuk menyambung kapasitor decoupling ke pin kuasa.

Maklumat Berkaitan

  • Kuasa Bersih untuk Setiap IC: Memahami Kapasitor Bypass
  • Kuasa Bersih untuk Setiap IC: Memilih dan Menggunakan Kapasitor Bypass anda

Sesetengah aspek susun atur PCB tidak banyak berubah semasa anda beralih dari reka bentuk frekuensi rendah ke reka bentuk frekuensi tinggi. Penempatan komponen yang menguntungkan, teknik-teknik untuk mengalihkan haba dari komponen berkuasa tinggi, menyesuaikan lebar surih dengan keperluan semasa yang sedang berjalan, menyempurnakan penalaan stensil untuk pematerian reflow yang sepatutnya-bahagian-bahagian proses susun atur ini lebih kurang sama sama ada isyarat lembaga berada dalam julat 1-5 MHz atau jarak 20-50 MHz.

Decoupling Kekerapan Tinggi

Satu perkara yang memerlukan pertimbangan khusus, bagaimanapun, adalah penyahsulitan. Konsep asas tidak berubah ketika anda bergerak dari frekuensi rendah ke frekuensi yang tinggi, tetapi pelaksanaannya mungkin memerlukan beberapa perbaikan, hanya karena desain frekuensi rendah sering berfungsi sepenuhnya ketika pelintas tidak suboptimal atau bahkan biasa-biasa saja. Dalam erti kata lain, litar frekuensi rendah agak memaafkan ketika datang ke teknik decoupling, dan akibatnya kita mungkin mengembangkan tabiat reka bentuk yang benar-benar tidak sesuai untuk sistem frekuensi tinggi.

Isu ini adalah seperti berikut: Dalam konteks litar digital, menanggalkan topi penyimpanan dan menyerahkan caj ini kepada IC untuk mengimbangi gangguan sementara yang dicipta oleh tindakan penukaran semikonduktor. Pada frekuensi operasi yang rendah, kapasitor mempunyai banyak masa untuk melepaskan dan kemudian mengecas sebelum IC memerlukan satu lagi burst semasa. Kerana peningkatan kekerapan, perancang papan harus cuba mengurangkan rintangan parasit dan induktansi yang menghalang keupayaan cap untuk membekalkan caj yang diperlukan.

Cadangan tipikal untuk decoupling berlaku seperti ini: "Gunakan kapasitor seramik 0.1 μF yang diletakkan hampir dengan pin kuasa yang mungkin." Sebagai contoh:

Anda mungkin tertanya-tanya, "Bagaimana dengan induktansi vias?" Adakah jejak yang pendek benar-benar mempunyai induktansi yang lebih ketara daripada dua vias?

Nota aplikasi ini (halaman 4) dari TI memberikan persamaan berikut untuk mengira induktansi melalui:

$$ L (nH) = \ frac {h} {5} \ left (1+ \ ln \ left (\ frac {4h} {d} \ right) \ right) $$

di mana h ialah ketinggian mm dan d adalah diameter dalam mm. Katakan kita menggunakan gerudi 10 mil (= 0.254 mm) untuk vias dan kami mempunyai ketebalan PCB standard 63 mil (= 1.6 mm). Ini sepadan dengan induktansi melalui 1.3 nH. Oleh itu, dua vias akan memberi kita kurang daripada 3 nH, berbanding dengan kira-kira 3.5 nH untuk jejak PCB separuh inci. Pengurangan 0.5 nH tidak terlalu mengagumkan, tetapi ini adalah anggaran yang sangat konservatif kerana arusnya datang dari pesawat kuasa, bukan bahagian bawah PCB. Dalam erti kata lain, ia tidak perlu melalui semua induktansi melalui.

Katakan pesawat kuasa berada di lapisan bersebelahan IC, dan ketebalan prepreg adalah sekitar 10 mil (= 0.254 mm).

Jarak pemisahan lapisan tembaga untuk PCB tipikal 63-batu tebal. Berdasarkan maklumat yang diterbitkan oleh Litar Lanjutan.

Sekarang induktansi yang dihitung hanya 0.12 nH, dan kita dapat melihat bahawa pasangan vias boleh memberikan prestasi yang jauh lebih tinggi daripada jejak itu.

Kesimpulannya

Kami telah membincangkan teknik penting untuk membuat sambungan prestasi tinggi antara kapasitor decoupling dan IC digital berkecepatan tinggi yang berada di lapisan PCB yang sama. Kami akan membincangkan butiran tambahan dalam artikel seterusnya.